TTL输入端如果不用，也不要悬空，不接电阻为高电平，但因为输入端通常是高阻抗，很容易被干扰成低电平电路如下：
TTL与非门电路的输入端是三极管的形式，输入端是发射极，在输入端的PN结上，有电阻在内部和电源端VDD连接，所以悬空时，VDD通过电阻和PN接，使得TTL与非门电路的输入端为高电平。相因为悬空时可以看作是输入端接一个无穷大的电阻，当输入电阻大于IKΩ时，输入电平就变为阈值电压UTH即为高电平，所
T.TL集成逻辑电路的输入端悬空相当于输入高电平，因为悬空等同在其输入端按入了一个无穷大电阻，远超过它的开门电阻。T.TL或非门多余输入端可以与其它输入端并接使用，如多余的ttl门电路的输入引脚悬空，为什么相当于接高电平悬空，相当于无穷大的电阻。当a端接上电阻的时候，电流从+ec,经过r1、t1的b、e,流入a端的电阻，最终到地。当a端接
＞ω＜ TTL输入端悬空相当于高电平的原因TTL输入端悬空相当于高阻抗由图片里的公式可知输入端电压为高电平电路如下：这只是原理图，我的意思是原理图作为辅助来讲，我不是要原理图，麻烦您再给讲讲？先谢了啊！悬空，相当于无穷大的电阻。当A端接上电阻的时候，电流从+Ec,经
╯＾╰ 从原理图上看，如TTL与非门的输入端是NPN 三极管的发射极，三极管的基极有电阻接电源VCC, 当三极管的输入端悬空时，三极管的基极到发射极无电流，三极管截止，通过放大TTL电路中的输入端“悬空”表示输入端什么也不接，TTL电路在这种情况下对应的输入端表示为“1”。TTL电路是晶体管-晶体管逻辑电路的英文缩写(Transistor-Transis
